VHDL - Wie erkennt man eine Änderung an std_logic_vector?

Question

Ich habe einen std_logic_vector und muss wissen, wann sich etwas daran ändert. Bisher habe ich das geschrieben:

process (cp, l1)
begin
    if rising_edge(cp) then
        rL1 <= l1;
    end if;
end process;
tickL1 <= rL1 xor l1;

rL1 ist eine verzögerte Version von l1, und l1 ist der std_logic_vector, den ich auf Änderungen überprüfe. Das Problem ist, dass xor einen std_logic_vector zurückgibt, ich aber nur 0 oder 1 brauche. Wie kann ich das bekommen?

Answer 1

Warum hat jeder eine Obsession mit XOR?

changed <= '0', wenn rL1 = l1 sonst '1';

Answer 2

Sie können verwenden

change <= or_reduce(tickL1)

oder

change <= or_reduce(rL1 xor l1);

Was alle Signale des Ergebnisses verodert, sodass wenn eines davon 1 ist, das Signal change auch 1 sein wird.

Bearbeiten: Alle diese Reduzierungsfunktionen sind in ieee.std_logic_misc.all enthalten.

Answer 3

Sie können versuchen:

process (cp, l1)
begin
    if rising_edge(cp) then
        rL1 <= l1;
    end if;
end process;
changed <= '0' when (rL1 xor l1) = (others => '0') else '1';

In diesem Fall ist changed ein einzelnes Bit.

Ich erinnere mich nicht wirklich, ob Sie den others-Operator in einer Bedingung verwenden können... deshalb sagte ich "Sie können es versuchen"... Lassen Sie mich also wissen, ob es funktioniert....